Proses 10nm Intel: ini lebih dari sekedar penskalaan chip

Dalam serangkaian presentasi kemarin, Intel memberikan banyak rincian lebih lanjut tentang proses 10nm yang akan datang untuk membuat prosesor canggih, mengungkapkan proses FinFET 22nm baru yang dirancang untuk daya yang lebih rendah dan perangkat berbiaya lebih rendah, menyarankan metrik baru untuk membandingkan node chip, dan umumnya mendorong Gagasan bahwa "Hukum Moore masih hidup dan sehat." Yang paling menonjol bagi saya adalah gagasan bahwa meskipun prosesor akan terus menjadi lebih padat , kesulitan dan biaya node proses baru akan memaksa berpikir ulang lengkap tentang bagaimana chip akan dirancang di masa depan.

Mark Bohr, Intel Senior Sesama dan direktur arsitektur proses dan integrasi, memberi pendapat biasa tentang bagaimana memimpin industri semikonduktor dalam teknologi proses. Dia mengatakan Intel terus memimpin sekitar tiga tahun atas para pesaingnya, meskipun para pengecoran chip seperti Samsung dan TSMC berada di tengah-tengah meluncurkan apa yang mereka sebut proses 10nm sebelum produk 10nm Intel keluar menjelang akhir tahun. Bohr mengatakan Intel memperkenalkan sebagian besar kemajuan utama industri selama 15 tahun terakhir, termasuk silikon tegang, gerbang logam high-k, dan transistor FinFET (yang awalnya disebut Intel Tri-Gate, meskipun sejak itu kembali menggunakan nama standar industri).

Bohr mengatakan bahwa nomor simpul yang digunakan oleh semua produsen tidak lagi berarti, dan sebagai gantinya meminta pengukuran baru berdasarkan jumlah transistor dibagi dengan area sel, dengan sel NAND menghitung untuk 60 persen pengukuran dan Pindai Flip-Flop Sel-sel logika menghitung hingga 40 persen (untuk menjadi jelas, dia merujuk bukan ke sel memori flash NAND, melainkan ke gerbang logika NAND atau "negatif-DAN"). Ini memberi Anda pengukuran dalam transistor per milimeter persegi, dan Bohr menunjukkan grafik yang mencerminkan peningkatan Intel pada skala seperti itu, mulai dari 3, 3 juta transistor / mm ² pada 45nm hingga 37, 5 juta transistor / mm2 pada 14nm, dan pindah ke lebih dari 100 juta transistor / mm ² pada 10nm.

Dalam beberapa tahun terakhir, Intel telah menggunakan tinggi sel gerbang kali logika sebagai pengukuran, tetapi Bohr mengatakan ini tidak lagi menangkap semua kemajuan yang dibuat Intel. Dia mengatakan bahwa ukuran tetap merupakan metode relatif yang baik perbandingan, tetapi tidak memberikan angka yang sulit.

Bohr mengatakan bahwa meskipun waktu antar node semakin lama - Intel tidak lagi dapat memperkenalkan node baru setiap dua tahun - perusahaan ini mampu mencapai penskalaan area yang lebih baik daripada area normal, yang disebut Intel " penskalaan hiper "Dia menunjukkan grafik yang menunjukkan bahwa pada 14nm dan 10nm Intel mampu membuat area logika 37 persen ukuran area logika pada node sebelumnya.

Bohr mencatat bahwa bagian-bagian lain dari prosesor - terutama memori akses-acak statis dan sirkuit input-output - tidak menyusut pada tingkat yang sama dengan transistor logika. Menyatukan semuanya, ia mengatakan perbaikan dalam penskalaan akan memungkinkan Intel untuk mengambil chip yang akan membutuhkan 100 mm ² pada 45nm dan membuat chip yang setara hanya dalam 7, 6 mm ² pada 10nm, dengan asumsi tidak ada perubahan fitur. (Tentu saja, di dunia nyata, setiap generasi berikutnya keping menambahkan lebih banyak fitur.)

Stacy Smith, wakil presiden eksekutif Intel untuk manufaktur, operasi, dan penjualan, mengatakan bahwa sebagai hasilnya, meskipun butuh waktu lebih lama antara node, penskalaan tambahan telah menghasilkan peningkatan tahun-ke-tahun yang sama dengan yang sebelumnya dua tahun irama diberikan dari waktu ke waktu.

Ruth Brain, seorang Intel Sesama dan direktur teknologi interkoneksi dan integrasi, berbicara tentang teknologi 14nm yang ada di perusahaan, yang mulai berproduksi pada 2014, dan mengatakan bahwa kepadatannya hampir sama dengan produk 10nm yang mulai dikirim tahun ini.

Dia menjelaskan bagaimana proses ini diperkenalkan " penskalaan hiper , "sebagian dengan menggunakan teknik multi-pola yang lebih efisien untuk membuat fitur yang lebih baik daripada garis 80nm atau lebih yang dapat dibuat oleh pemindai perendaman 193nm dalam satu lintasan tunggal. Intel mengatakan bahwa dengan menggunakan teknologi yang disebut" pola ganda selaras sendiri "(SADP), daripada metode Litho-Etch-Litho-Etch yang digunakan pabrikan lain, itu bisa mendapatkan hasil yang lebih akurat dan konsisten yang mengarah pada hasil dan kinerja yang lebih baik.

Secara keseluruhan, Brain mengatakan penggunaan penskalaan hiper menghasilkan 1, 4 kali lebih banyak unit per dolar daripada yang dimungkinkan oleh penskalaan tradisional, dan yang menghasilkan kira-kira setara dengan penghematan yang akan didapat Intel seandainya industri ini pindah dari wafer silikon 300mm ke 450mm (sakelar yang secara luas dibahas, tetapi tampaknya telah ditinggalkan untuk saat ini).

Kaizad Mistry, seorang wakil presiden perusahaan dan co-direktur pengembangan teknologi logika, menjelaskan caranya penskalaan hiper teknik sedang digunakan pada 10nm, dan memberikan rincian lebih lanjut tentang proses 10nm perusahaan, yang ia gambarkan sebagai "generasi penuh di depan" dari teknologi 10nm lainnya. Secara keseluruhan ia mengatakan bahwa simpul 10nm akan menghasilkan peningkatan kinerja 25 persen pada daya yang sama atau pengurangan daya hampir 50 persen pada kinerja yang sama dibandingkan dengan simpul 14nm.

Mistry menggambarkan proses Intel menggunakan pitch gate 54nm dan tinggi sel 272nm, serta pitch sirip 34nm dan pitch logam minimum 36nm. Pada dasarnya, katanya ini berarti Anda memiliki sirip yang 25 persen lebih tinggi dan jarak 25 persen lebih dekat daripada pada 14nm. Sebagian, katanya, ini telah dicapai dengan menggunakan "self-aligned quad patterning, " mengambil proses yang dikembangkan Intel untuk multi-pola 14nm dan memperluasnya lebih jauh, pada gilirannya memungkinkan fitur yang lebih kecil. (Tapi saya perhatikan ini sepertinya mengindikasikan bahwa pitch gate tidak menskala secepat pada generasi sebelumnya.)

Dua baru penskalaan hiper kemajuan telah membantu juga, katanya. Yang pertama adalah "kontak berakhir aktif gerbang, "yang berarti bahwa lokasi di mana gerbang melintasi a sirip untuk membuat transistor sekarang langsung di atas bukan di bawahnya. Dia mengatakan ini memberi skala area 10 persen lainnya di atas skala pitch. Teknik kedua, yang Mistry katakan telah digunakan sebelumnya tetapi tidak dengan transistor FinFET, disebut "gerbang boneka tunggal." Pada generasi 14nm, katanya, transistor Intel telah memiliki "gerbang boneka" penuh di tepi setiap sel logika; pada 10nm, bagaimanapun, Mistry mengatakan hanya ada setengah gerbang boneka di setiap tepi. Ini memberikan manfaat penskalaan area 20 persen lagi yang efektif, katanya.

Bersama-sama, kata Mistry, teknik-teknik ini memungkinkan peningkatan 2, 7x dalam kepadatan transistor, dan memungkinkan perusahaan untuk menghasilkan lebih dari 100 juta transistor per milimeter persegi.

Mistry juga memperjelas bahwa, seperti halnya dengan 14 nm, perpanjangan waktu antara node proses telah memungkinkan perusahaan untuk meningkatkan setiap node sedikit setiap tahun. Mistry yang dijelaskan dalam rencana persyaratan umum untuk dua node tambahan pembuatan 10nm dengan kinerja yang ditingkatkan. (Saya memang menemukan itu menarik - dan sedikit mengkhawatirkan - bahwa, walaupun grafik ini menunjukkan 10nm node yang jelas membutuhkan daya lebih kecil dari 14nm node, mereka menyarankan bahwa 10nm node pertama tidak akan menawarkan kinerja sebanyak yang 14nm terbaru.)

Dia mengatakan proses 10nm ++ akan memberikan kinerja 15 persen lebih baik pada daya yang sama atau pengurangan daya 30 persen pada kinerja yang sama dibandingkan dengan proses 10nm asli.

Kemudian, Murthy Renduchintala, presiden klien dan bisnis IoT dan kelompok arsitektur sistem, lebih eksplisit, dan mengatakan produk inti bertujuan untuk peningkatan kinerja yang lebih baik dari 15 persen setiap tahun pada "irama produk tahunan."

Bohr kembali untuk menggambarkan proses baru yang disebut 22 FFL, yang berarti pemrosesan 22nm menggunakan FinFET yang bocor rendah. Dia mengatakan proses ini memungkinkan hingga 100x pengurangan kebocoran daya dibandingkan dengan planar konvensional teknologi, dan akan lebih tinggi kepadatan daripada proses 22nm lainnya, bersama dengan kemungkinan FinFET kinerja lebih tinggi. Yang menarik di sini adalah bahwa desain chip dapat menggunakan dua jenis transistor dalam satu chip; transistor berkinerja tinggi untuk hal-hal seperti pemrosesan aplikasi dan transistor dengan kebocoran rendah untuk sirkuit yang selalu terhubung.

Ini dapat dirancang untuk bersaing dengan proses 22nm lainnya, seperti proses 22nm FDX (silicon-on-insulator) Global Foundries. Gagasannya adalah dengan menggunakan 22nm, Anda dapat menghindari pola ganda dan biaya tambahan yang dibutuhkan simpul yang lebih ketat, tetapi tetap mencapai kinerja yang baik.

Renduchintala berbicara tentang bagaimana sebagai produsen perangkat terintegrasi (IDM) -sebuah perusahaan yang mendesain prosesor dan produsen mereka - Intel memiliki keuntungan dari "perpaduan antara teknologi proses dan pengembangan produk." Perusahaan ini dapat memilih dari beberapa jenis IP dan teknik proses, termasuk memilih transistor yang sesuai dengan setiap bagian dari desainnya, katanya.

Apa yang saya temukan paling menarik adalah diskusi tentang bagaimana desain prosesor bergerak dari inti monolitik tradisional ke desain "campuran dan cocok". Gagasan inti heterogen bukanlah hal yang baru, tetapi gagasan untuk dapat memiliki bagian-bagian berbeda dari prosesor yang dibangun di atas mati menggunakan proses berbeda yang semuanya terhubung bersama bisa menjadi perubahan besar.

Mengaktifkan ini adalah jembatan multi-interkoneksi tertanam (EMIB) yang mulai dikirimkan Intel dengan teknologi Stratix 10 FPGA baru-baru ini dan dibahas penggunaannya dalam produk server Xeon di masa depan pada hari investor terakhir.

Renduchintala menggambarkan dunia masa depan di mana prosesor mungkin memiliki core CPU dan GPU yang diproduksi pada proses terbaru dan paling padat, dengan hal-hal seperti komponen IO dan komunikasi yang tidak mendapat manfaat sebanyak dari peningkatan kepadatan di proses sebelumnya, dan hal-hal lain pada node yang lebih tua. Semua die ini akan dihubungkan menggunakan jembatan EMIB ini, yang memungkinkan koneksi lebih cepat daripada paket multi-chip tradisional, tetapi lebih murah dibandingkan dengan menggunakan interposer silikon.

Jika semua hal ini terjadi, seluruh kerangka prosesor baru bisa berubah. Dari mendapatkan prosesor baru yang sepenuhnya dibuat pada proses baru setiap beberapa tahun, kita mungkin menuju sebuah dunia yang melibatkan perubahan yang jauh lebih bertahap dari teknologi proses hanya di bagian chip. Ini juga membuka kemungkinan menambahkan lebih banyak hal ke chip itu sendiri, dari mengintegrasikan lebih banyak IO komponen, untuk berbagai jenis memori. Dalam jangka panjang, ini bisa menandakan perubahan besar dalam cara kerja chip - dan sistem yang mereka pakai -.

Michael J. Miller adalah chief information officer di Ziff Brothers Investments, sebuah perusahaan investasi swasta. Miller, yang adalah pemimpin redaksi PC Magazine dari tahun 1991 hingga 2005, menulis blog ini untuk PCMag.com untuk membagikan pemikirannya tentang produk yang berhubungan dengan PC. Tidak ada saran investasi yang ditawarkan di blog ini. Semua tugas ditolak. Miller bekerja secara terpisah untuk perusahaan investasi swasta yang sewaktu-waktu dapat berinvestasi di perusahaan yang produknya dibahas di blog ini, dan tidak ada pengungkapan transaksi sekuritas yang akan dilakukan.