Apa yang selanjutnya untuk chip server?

Pada konferensi Hot Chips minggu ini, pengumuman paling menarik adalah tentang prosesor kelas atas. Ini dirancang untuk sistem berbasis Unix besar, tetapi mereka menunjukkan seberapa besar daya chip high-end saat ini dapat memberikan. Mereka bukan jenis sistem yang kebanyakan dari kita berjalan di rak server perusahaan kami atau yang Anda lihat di pusat data skala besar, tetapi yang menjalankan aplikasi kritis misi di perusahaan besar, atau mungkin di situasi komputasi kinerja.

Setiap tahun Hot Chips adalah tempat di mana chip tersebut mendapatkan pengantar rinci. Tahun lalu kami melihat IBM Power 7+ dan zNext, Fujitsu SPARC64 X, dan Oracle SPARC T5, dan tahun ini kami mempelajari lebih detail tentang seri-z, Oracle SPARC M6, serta penerus seri IBM Power dan Fujitsu SPARC X.

Yang paling menarik adalah IBM Power8, yang akan memiliki 12 core, masing-masing mampu berjalan hingga delapan utas, dengan cache SRAM Level 2 per core (KB 6MB) total 512KB dan DRAM tertanam yang dibagi-pakai sebagai cache Level 3. Sebagian, yang membuat sistem ini tidak biasa adalah chip buffer memori baru yang disebut Centaur, yang berisi 16MB DRAM tertanam dalam cache L4 dan pengontrol memori. Setiap chip Power8 dapat terhubung ke delapan di antaranya (untuk total 96MB off-chip DRAM L4 tertanam). Perhatikan bahwa setiap Centaur juga memiliki empat port DDR kecepatan tinggi untuk kapasitas memori total 1TB per soket.

Power8 akan menjadi chip besar pada chip 650mm ², diproduksi pada proses SOI 22nm IBM. (Itu sendiri sangat luar biasa, karena IBM mungkin satu-satunya perusahaan yang mengkomersilkan proses itu.) Dibandingkan dengan Power 7+ generasi sebelumnya, yang diproduksi pada proses SOI 32nm, Power8 seharusnya memiliki lebih dari dua kali bandwidth memori pada 230GBps. IBM mengatakan setiap core harus memiliki kinerja Power7 1, 6 kali lipat pada aplikasi single-threaded dan dua kali kinerja SMT (symmetric multi-threaded).

IBM telah pindah dari antarmuka berpemilik untuk mendukung PCIe Gen 3 dengan Antarmuka Prosesor Lampiran Koherensi (CAPI) miliknya sendiri, yang memungkinkan akselerator seperti FPGA (array gerbang yang sepenuhnya dapat diprogram, digunakan untuk mempercepat aplikasi spesifik) untuk memiliki koherensi cache perangkat keras yang lengkap. Dan mereka mengatakan akan melisensikan core sebagai bagian dari Open Power Consortium yang baru-baru ini diumumkan.

Perusahaan mengatakan pelanggan tradisional untuk Sistem Daya adalah bank, pelanggan keuangan, dan pengecer besar, tetapi berbicara tentang bekerja untuk memperluas penggunaannya termasuk data besar dan analitik. IBM belum mengumumkan ketersediaan produk, tetapi dalam pembicaraan itu mengatakan memiliki "laboratorium penuh sistem."

IBM juga memberikan rincian lebih lanjut tentang subsistem prosesor zEC12, yang dipratinjau tahun lalu sebagai "zNext." Arsitektur sistem, yang dirancang untuk digunakan dalam mainframe seri-z, mencakup hingga enam chip prosesor pusat (CP), yang terhubung ke pengontrol sistem (SC), semuanya digabungkan pada modul multi-chip untuk membuat satu simpul untuk sistem. (Setiap sistem dapat memiliki banyak node.) Setiap CP memiliki enam inti 5.5GHz, masing-masing dengan cache L1 dan L2 masing-masing, dan cache eDRAM L3 bersama sebesar 48MB untuk total 2, 75 miliar transistor pada cetakan yang berukuran 598mm ², diproduksi pada SOI 32nm. SC memiliki 192Mb LDR eDRAM bersama ditambah antarmuka untuk enam CP, dan menggunakan 3, 3 miliar transistor pada cetakan yang berukuran 526mm ², juga diproduksi pada SOI 32nm.

Perusahaan mengatakan chip ini dioptimalkan untuk lingkungan yang sangat tervirtualisasi, beban kerja gambar tunggal yang besar dan berbagi data yang tinggi di seluruh prosesor. IBM mencatat bahwa mainframe tetap menjadi jantung dari sebagian besar ATM, kartu kredit, dan sistem toko grosir.

Untuk sistem Unix, Power biasanya berhadapan dengan Intel Itanium, yang tidak terwakili di pameran tahun ini, dan terhadap desain berbasis SPARC dari Oracle (berdasarkan akuisisi Sun) dan Fujitsu.

Oracle mempratinjau SPARC M6-nya, yang menggunakan inti S3 yang sama dengan M5 sebelumnya, yang merupakan desain enam-inti / 48 benang dengan hingga 32 soket, tetapi harus ditingkatkan ke desain yang lebih besar. M6 akan memiliki 12 inti / 96 utas dengan L3 cache 48MB, dan dirancang untuk skala hingga 96 soket, menggunakan chip yang disebut Bixby, yang bertindak sebagai chip jembatan untuk memungkinkan koherensi memori yang lebih baik di antara beberapa soket. (Untuk penskalaan "glueless", dapat menskalakan hingga delapan soket tanpa kapal khusus.) Misalnya, sistem M5-32 saat ini mencakup 32 prosesor M5 SPARC dan 12 chip Bixby. M6, yang memiliki 4, 27 miliar transistor, juga akan diproduksi pada proses CMOS 28nm yang relatif standar.

Oracle mengatakan M6 disetel untuk perangkat lunak Oracle, termasuk perangkat lunak dasar dan tumpukan database, serta basis data dan aplikasi dalam memori.

Fujitsu memamerkan SPARC64X +, penggantinya ke SPARC64 X. Sekali lagi, ini juga tampaknya bukan perubahan besar; seperti pendahulunya, ia memiliki 16 core dengan dua utas masing-masing, dan 24MB cache Level 2 bersama, dan memiliki sekitar tiga miliar transistor pada cetakan berukuran sekitar 600mm ². Tetapi ia menawarkan kinerja yang lebih tinggi, hingga 3.5GHz, dan kinerja puncak yang jauh lebih tinggi, dengan Fujitsu mengklaim 448 gigaflops dan 102GBps throughput memori. Ini skala hingga 64 soket, menggunakan blok bangunan empat CPU dan dua chip palang (yang disebut XB). Setiap soket dapat mendukung DRAM hingga 1 TB. Satu perubahan besar adalah bahwa interkoneksi antar chip sekarang jauh lebih cepat.

Fujitsu juga menyebut apa yang digambarkannya sebagai mesin "perangkat lunak pada chip" yang dirancang untuk mempercepat aplikasi spesifik termasuk enkripsi, perpustakaan angka desimal dan pemrosesan basis data.

Baik Fujitsu dan Sun berbicara tentang pengalaman bertahun-tahun dalam mendesain chip SPARC dan berjanji akan melakukan perbaikan lebih lanjut.

Semua prosesor ini ditujukan untuk irisan pasar server yang relatif kecil. Tetapi pikirkan tentang teknologi yang mendasarinya: dukungan untuk 64 atau 96 soket, dengan satu terabyte memori per soket, dengan hal-hal seperti DRAM tertanam, interkoneksi yang lebih cepat, dan koherensi yang lebih baik. Semuanya sangat menakjubkan dan sangat kuat.